virlog HDL如何实现有符号数的运算
答案:2 悬赏:0 手机版
解决时间 2021-02-27 20:07
- 提问者网友：锁深秋
- 2021-02-27 02:29
virlog HDL如何实现有符号数的运算
最佳答案
- 五星知识达人网友：蕴藏春秋
- 2021-02-27 02:38
verilog里一般不声明输出类型的话 默认是wire型的 如果你想在输出处寄存一下：比如使用always语句，则必须声明为reg类型 wire是线网，就是相当于实际中的连接线，你想assign的话就是直接连接，就是用wire型，他的值是随时变化的。
全部回答
- 1楼网友：人類模型
- 2021-02-27 03:00
@可以简单的字面意思理解，就是在右边的事件发生时做什么
比如always @（posedge clk ）begin .... end
就是说在clk的上升沿这个事件触发时，总是（always）要执行后面的语句（begin和end之间的）
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