在打开ModelSim的过程中找不到IP核的库

很奇怪，这个库之前一直是存在的，之前一直都能打开。怎么现在打不开了呢？
我之前曾经把工程文件夹下没有后缀名的文件全部删掉了，不知这样做有没有影响？

两个原因
1、可能是你以前在用ModelSim仿真时没有用到xilinx里定制的IP核，即使你没加库文件也不会报错。
2、如果以前ModelSim工程里也有调用过xilinx里定制的IP核没出错的话，那就你删除了上面说的文件引起的。
我不知道xilinx的FPGA什么情况，但我知道Altera的FPGA，在做ModelSim仿真时如果调用了Altera的IP核，要在ModelSim工程中加入altera_mf.v（verilog仿真）的文件

ip核生成文件：（xilinx/altera 同）　　ip核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 edit－>language template->coregen 中找到verilog/vhdl 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。 　2.调试方便。在 ise/quartus 中调用 modelsim仿真只能看到输入输出信 号，而对于设计的中间信号/变量，特别是ip核的内部信号/变量无法观测。而在modelsim中直接仿真可以观测设计中出现的任何信号/变量无和 ip 核内的任何信号/变量，这样我们设计的数据流向就可以很清楚的表示出来，还可以检测不同编程方式的处理效果，极大的方便了调试。