verilog 怎么实现 可综合的 除法？

我用的软件是quartus2
想同verilog HDL 实现 25000000 除以 1 到 1000 其中一个数X
就是因为25000000 的二进制位数很多 貌似移位的方法很麻烦
想知道有没有 可以调用的 除法函数之类的 函数 或 模块什么的 ，直接一个函数我就得到商。需要是可综合的。

quartusii里面有除法器 大概叫lpm_divide 我没用过 但是猜想一定很费资源
如果你的意思是除以1到1000中的任意一个整数 不妨就采用case的方式
除1的时候就得25 000 000 除2的时候就得12 500 000 依此类推
fpga是以查找表结构实现的 我觉得这么做最节约资源 而且肯定可以在一个时钟周期内完成

我说一下我的看法吧。 如果你选择的器件有除法器ip核，要实现直接除的话你可以选择调用；这样的话就很耗资源了，应该没人会这样子去做； 如果你不调用只是单纯的在代码中用/去实现，不是二次幂的话不能综合成电路的！