fpga时钟问题
答案:1 悬赏:30 手机版
解决时间 2021-02-23 11:12
- 提问者网友：疯子也有疯子的情调
- 2021-02-22 17:08
fpga时钟问题
最佳答案
- 五星知识达人网友：骨子里都是戏
- 2021-02-22 18:38
给出的信息不全！从波形上看，第8个时钟是一个时钟源的切换过程，前面的8个时钟由微处理器输出，后面的8个时钟是传感器输出的。由此推断这是一个读传感器操作，且时钟线为三态线。追问那么verilog里面怎么实现接收呢？要在第8个时钟后面加延迟吗？
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