有没有大神给个verilog 关于ps2的代码？ 要qutruas的。 谢谢谢谢~~~ 不进能用，而且要代替stitches开关

有没有大神给个verilog 关于ps2的代码？ 要qutruas的。 谢谢谢谢~~~ 不进能用，而且要代替stitches开关

你是要解码吗？那是这个样子的，刚刚好是你要的16位数字，如果需要的话，其实还能加别的数字

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module code(ps2_byte,int_out);

input [7:0]ps2_byte;
output [3:0]int_out; // a, b, c, d, e, f, g

reg [3:0]int_out;

always @(ps2_byte)
begin
case (ps2_byte)
8'h45: int_out = 4'd0;//键盘按下0时，键值为8'h45，DE2中转换为0
8'h16: int_out = 4'd1;
8'h1e: int_out = 4'd2;
8'h26: int_out = 3;
8'h25: int_out = 4;
8'h2e: int_out = 5;
8'h36: int_out = 6;
8'h3d: int_out = 7;
8'h3e: int_out = 8;
8'h46: int_out = 9;
8'h1c: int_out = 10;
8'h32: int_out = 11;
8'h21: int_out = 12;
8'h23: int_out = 13;
8'h24: int_out = 14;
8'h2b: int_out = 15;//键盘按下F时，键值为8'h2b，DE2中转换为F
default: int_out=0;
endcase
end

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module ps2_scan2(
clk,
rst_n,ps2_state,ps2_byte,ps2_2byte,valid);
input clk;
input rst_n;
input ps2_state;// 键盘当前状态，ps2_state=1表示有健被按下
//input key3;
input [3:0]ps2_byte;

output [7:0]ps2_2byte;
output valid;//按下两次键后指示数据有效
wire [7:0]ps2_2byte;

reg [7:0] ps2_2byte_r;//ps2_2byte_r数据锁存信号
reg state;

always@(posedge clk or negedge rst_n )
if (!rst_n)
begin
state<=0;
ps2_2byte_r<=0;
end
else
case (state)
0: if(ps2_state)
begin
state<=1;
ps2_2byte_r[7:4]<=ps2_byte;//先输入的数据放入高四位
end
else
begin
state<=0;
ps2_2byte_r[7:4]<=ps2_2byte_r[7:4];
end
1:if(ps2_state)
begin
state<=0;
ps2_2byte_r[3:0]<=ps2_byte;//后输入的数据放入低八位
end
else
begin
state<=1;
ps2_2byte_r[3:0]<=ps2_2byte_r[3:0];
end

endcase

assign ps2_2byte=ps2_2byte_r;

//valid
reg valid;
always @(posedge clk or negedge rst_n )
if(!rst_n)
valid<=0;
else if(state==1 && ps2_state )
valid<=1;
else
valid<=0;
endmodule