有关verilog HDL语言的请问要实现这个真值表 always@（?）写什么合适?
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解决时间 2021-02-28 06:40
- 提问者网友：最美的风景
- 2021-02-28 02:47
有关verilog HDL语言的请问要实现这个真值表 always@（?）写什么合适?
最佳答案
- 五星知识达人网友：过活
- 2021-02-28 03:23
你这样分析这个真值表：1）在Q= 0,即CLR为低有效时,和CLK的状态无关（因为是CLK是X）：说明CLR是异步低有效,所以有always@（ negedge CLR）2）Q其他情况有效时,都在CLK是上升沿时,加上1）里面的,最后是：always@（ negedge CLR or posedge CLK）小结：就是 输出数据变化时,这个变化依赖谁,谁就得写在always@（ ）里面希望能帮到你!
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- 1楼网友：佘樂
- 2021-02-28 04:45
对的，就是这个意思
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