四位阵列乘法器VHDL 错在哪里？ library ieee; use ieee.std_logic_1164.all;

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元件例化语句存在语法错误：
元件例化语句中不能出现运算符。例如最后一句f54:fa port map((a(4) and b(4)),c1(19),c1(16),p(8),p(9));中，不能出现(a(4) and b(4))。应当在结构体开始的地方先声明信号ab4，然后用赋值语句对ab4赋值，ab4<=a(4) and b(4);，最后在元件例化语句中用ab4代替(a(4) and b(4))。当然前面多个语句中都存在类似情况。
元件例化语句中不能出现具体的信号值。例如前4句中的'0'。应当在结构体开始的地方声明信号GND：SIGNAL GND:STD_LOGIC := '0';，然后将元件例化语句中的'0'替换成GND。