汇编语言和VHDL有什么异同？

汇编语言和VHDL有什么异同？

相同点应该都是都是和硬件打交道的，不同点就多了，V－HDL主要是设计电路和逻辑部件的，而汇编是如何使用用这些逻辑部件来工作的

楼主没有弄明白概念，汇编虽然低级，但它仍然是软件，运行在某一硬件上而不会对硬件有任何影响。但vhdl是硬件描述语言，它写出来的代码是描述一个硬件是什么样子的，由什么门电路组成，最后代码综合出来的电路可以在fpga中仿真或者真正制作成一个芯片出来。 打个小比方：楼主先用vhdl语言设计了一个cpu出来，当然这个cpu的架构、指令集什么的也都在这个时候确定了，然后楼主把你的设计拿到芯片制造厂做成了真正的cpu。这个cpu到手以后，楼主就可以写汇编程序在它上面运行了。 ps：vhdl语言与高级语言如c倒有几分相似，但与汇编相差甚远。