VHDL语言中，变量和信号的区别是啥
答案:1 悬赏:0 手机版
解决时间 2021-01-15 16:04
- 提问者网友：遮云壑
- 2021-01-14 21:36
VHDL语言中，变量和信号的区别是啥
最佳答案
- 五星知识达人网友：像个废品
- 2021-01-14 22:29
VHDL提供了SIGNAL和VARIABLE这两种对象来处理非静态数据，同时提供了CONSTANT、GENERIC来处理静态数据。 信号可以在PACKAGE、ENTITY和ARCHITECTURE中声明，而变量只能在一段顺序描述代码的内部声明。因此，信号是全局的，而变量通常是局部的。
我要举报
如以上问答信息为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯