在CPLD程序设计中怎么产生一个时钟信号？

我有一块EPM240GT100C5的CPLD板子，上面有一个晶振的，因为在设计中要用到一个时钟信号，在程序中怎么才能产生一个固定频率的时钟信号？
谢谢啦

刚才问错了，应该是问怎么输出固定脉冲数的时钟信号？

假设你板子上的时钟是24MHz，在原理图上会有像CLK0 之类的接口，只要将CKLO绑定到你的模块上的时钟端口就行了。你还可以通过分频模块将24MHz分成其他时钟频率。

你好！ 通过定义GCLK0--4做时钟输入脚，然后引脚绑定到外部即可。 如有疑问，请追问。