如何处理signed integer的加法运算与overflow

如何处理signed integer的加法运算与overflow

一般在开发算法阶段，我们会使用C/C++这些高级语言开发，C/C++处理负数乘加运算都很方便与直觉，也不用太担心overflow的问题，主要是int是4 byte(32 bit)够大，要overflow也不太容易，若一旦要用硬件电路实现，马上就面临2个基本的问题，硬件要怎么处理负数?要怎么处理overflow?
Verilog在宣告reg与wire时，虽然能使用+ – * /，并合成出相对的加法器、乘法器与除法器，但这些都是无号数(unsigned integer)运算，也就是说只能做大于或等于0的整数加减乘除运算，无法处理负数运算；除此之外，不像C/C++的int就是32 bit，为了节省硬件cost，我们会根据值域，小心的宣告reg与wire的bit数，如只有4 bit或8 bit而已，这样经过运算后，可能在某个boundary test pattern下，一不小心就overflow了。

signed integer 有符号整数 双语对照 词典结果： signed integer[英][saɪnd ˈɪntɪdʒə][美][saɪnd ˈɪntɪdʒɚ] 带符号整数; 以上结果来自金山词霸 例句: 1. an8-byte signed integer read from the current stream. 从当前流中读取的8字节有符号整数。