verilog中reg是什么意思
答案:1 悬赏:20 手机版
解决时间 2021-11-22 08:07
- 提问者网友：棒棒糖
- 2021-11-21 09:29
verilog中reg是什么意思
最佳答案
- 五星知识达人网友：佘樂
- 2021-11-21 11:08
verilog变量中用的最多的就是reg，其次是wire。 基于时序逻辑的时候就用reg，组合逻辑一般用wire。 always中只能用reg，才能对其赋值
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