什么是时序收敛？

什么是时序收敛？

时序收敛 我的理解是对于。25或更宽的几何尺寸,用连线负载统计模型做版图之前的时序分析并估算金属互连...但是在深亚微米工艺,互连线延迟变的更加重要,必须对其进行精确估算才能实现时序收敛,采用连线负载统计模型估算是...

所谓收敛，就是时序完全达到要求，电路能在要求频率下正常工作。
集成电路设计中的时序收敛一般指前后端设计时序一致。即前端给出的网表能运行在多少频率，后端完成布局后电路也能运行到该频率。主要原因是前端综合或时序分析时没有精确的线和CELL延迟信息，这样就容易造成和布局后的时序不收敛。随着工艺的进步，线延迟占主导地位，时序收敛问题越来越严重。根本的解决方法是前后端的设计流程整合起来，如PC（物理综合）等工具能较好解决此问题。