Verilog 两个程序编译后生成两个模块符号，怎么把它们连接？
答案:1 悬赏:50 手机版
解决时间 2021-04-21 07:47
- 提问者网友：喧嚣尘世
- 2021-04-20 07:16
Verilog 两个程序编译后生成两个模块符号，怎么把它们连接？
最佳答案
- 五星知识达人网友：风格不统一
- 2021-04-20 08:49
新建一个文件把两个模块例话一下，例如：
input clk;
input clr;
input [7:0] a;
input [7:0] b;
output [7:0] qout;
output cout;
wire [7:0] sum;
ADD MODULE1(.a(a), .b(b), .sum(sum), .cout(cout));
reg8 MODULE2(.data_in(sum), .qout(qout), .clk(clk), .clr(clr));
input clk;
input clr;
input [7:0] a;
input [7:0] b;
output [7:0] qout;
output cout;
wire [7:0] sum;
ADD MODULE1(.a(a), .b(b), .sum(sum), .cout(cout));
reg8 MODULE2(.data_in(sum), .qout(qout), .clk(clk), .clr(clr));
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