verilog八位移位寄存器错误。。

module (S1,S0,D,Dsl,Dsr,Q,CP,CR);
input S1,S0;
input Dsl,Dsr;
input CP,CR;
input [7:0]D;
output [7:0]Q;
reg [7:0]Q;
always@(posedge CP or negedge CR)
if(~CR)Q<=8'b00000000
else
case ({S1,S0})
2'b00:Q<=Q;
2'b01:Q<={Q[6:0],Dsr};
2'b10:Q<={Dsl,Q[7:1]};
2'b11:Q<=D;
endcase
endmodule

错误是Error (10170): Verilog HDL syntax error at near text "else"; expecting ";"
请教一下这个后边要不要加； 加了也有问题。。。。

当然要加分号了，分号表示一条语句的结束啊。
如果还有错，看看是不是输入了中文状态下的分号了。

ok 用verilog设计用d触发器构成的四位移位寄存器 我整理好发送你。