74ls193的工作原理？

74ls193的工作原理？

74LS192同步可逆递增/递减BCD 计数器
74LS193同步可逆递增/递减四位二进制计数器
特点：电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。
·芯片内部有级联电路
·同步操作
·每触发器有单独的预置端
·完全独立的清零输入端
真值表：
MR PL CPU CPD MODE 工作模式
H X X X Reset (Asyn.)清除
L L X X Preset (Asyn.)预置
L H H H No Change保持
L H ↑ H Count Up 加计数
L H H ↑ Count DowN 减计数
H=高电平 L=低电平 X=不定（高或低电平） ↑=由“低”→“高”电平的跃变
74LS192同步可逆递增/递减BCD 计数器
74LS193同步可逆递增/递减四位二进制计数器

特点：电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。

·芯片内部有级联电路
·同步操作
·每触发器有单独的预置端
·完全独立的清零输入端

真值表：

MR PL CPU CPD MODE工作模式ab126计算公式大全
H X X X Reset (Asyn.)清除
L L X X Preset (Asyn.)预置
L H H H No Change保持
L H ↑ H Count Up加计数
L H H ↑ Count DowN 减计数

H=高电平 L=低电平 X=不定（高或低电平） ↑=由“低”→“高”电平的跃变

引脚功能表：

CPU Count Up Clock Pulse Input 计数芯片时钟脉冲输入
CPD Count Down Clock Pulse Input 倒计时时钟脉冲输入
MR Asynchronous Master Reset (Clear) Input 异步主复位（清除）输入
PL Asynchronous Parallel Load (Active LOW) Input 异步并行负载（低电平）输入
Pn Parallel Data Inputs 并行数据输入838电子
Qn Flip-Flop Outputs (Note b) 触发器输出（附注b ）
TCD Terminal Count Down (Borrow) Output (Note b) 终端倒计时（借）输出（注b ）
TCU Terminal Count Up (Carry) Output (Note b) 终端数最多输出新艺图库

图1 74LS192 逻辑图

图2 74LS193 逻辑图

图3 74LS192/74LS193引脚图

图4 逻辑符号

图5 74LS192 状态图

图6 74LS192 状态图

Operating Conditions 建议操作条件：

Symbol 符号 Parameter 参数 最小 典型 最大 UNIT 单位
VCC Supply Voltage 电源电压 54 4.5 5.0 5.5 V
74 4.75 5.0 5.25
TA Operating Ambient Temperature Range操作环境温度范围 54 –55 25 125 ℃
74 0 25 70
IOH Output Current — High 输出电流-高电平 54,74 - - –0.4 mA
IOL Output Current — Low 输出电流-低电平 54 - - 4.0 mA
74 - - 8.0

DC SPECIFICATIONS直流电气规格： Symbol 符号 Parameter 参数 Limits限制范围 UNIT 单位 Test Conditions 条件
最小 典型 最大
VIH Input HIGH Voltage输入高电平电压 2.0 - - V Guaranteed Input HIGH Voltage for All Inputs
VIL Input LOW Voltage 输入低电平电压 54 - - 0.7 v Guaranteed Input LOW Voltage for All Inputs
74 - - 0.8
VIK Input Clamp Diode Voltage 钳位二极管输入电压 - –0.65 -1.5 V VCC = 最小, IIN = –18 mA
VOH Output HIGH Voltage 输出高电平电压 54 2.5 3.5 - V VCC = 最小, IOH = 最大, VIN = VIH CC OH IN IH or VIL per Truth Table真值表
74 2.7 3.5 -
VOL Output LOW Voltage 输出低电平电压 54,74 - 0.25 0.4 v IOL=4.0mA VCC = VCC 最小, VIN = VIL or VIH VIN = VIL or VIH per Truth Table
74 - 0.35 0.5 IOL=8.0mA
IIH Input HIGH Current输入高电平电流 - - 20 μA VCC = 最大, VIN = 2.7 V
- - 0.1 mA VCC = 最大, VIN = 7.0 V
IIL Input LOW Current输入低电平电流 - - –0.4 mA VCC = 最大, VIN = 0.4 V
IOS Short Circuit Current (Note 1)短路电流 –20 - –100 mA VCC = 最大
ICC Power Supply Current电源电流 - - 34 mA VCC = 最大

AC CHARACTERISTICS (TA = 25℃) 交流特性(TA = 25℃)：

Symbol 符号 Parameter 参数 Limits限制范围 UNIT单位 Test Conditions 测试条件
最小 典型 最大
fMax Maximum Clock Frequency最大时钟频率 25 32 - MHz VCC=5.0V CL=15pF
tPLH tPHL CPU Input to TCU Output CPU输入到TCU输出 - 17 18 26 24 ns
tPLH tPHL CPD Input to TCD Output CPD输入到TCD输出 - 16 15 24 24 ns
tPLH tPHL Clock 到 Q - 27 30 38 47 ns
tPLH tPHL PL 到 Q - 24 25 40 40 ns
tPHL MR Input to Any Output - 23 35 ns

交流安装要求(TA = 25℃)

Symbol 符号 Parameter 参数 Limits 限制范围 UNIT 单位 Test Conditions 测试条件

最小 典型 最大
tW Any Pulse Width 任何脉冲宽度 20 - - ns VCC = 5.0V
ts Data Setup Time 数据设置时间 20 - - ns
th Data Hold Time 数据保持时间 5.0 - - ns
trec Recovery Time 恢复时间 40 - - ns

原理：本电路复杂程度为55个等效门。本电路通过同时触发所有触发器而提供同步操作，以便在使用控制逻辑结构时，输出端的变化可相互重合。本工作方式避免了一般用异步(行波时钟)计数器所带来的计数输出的尖峰脉冲。四个主从触发器的输出端，由两计数(时钟)输入之一的“低”到“高”电平的过渡而被触发。计数方向在其它计数输入端为“高”时，由脉冲的计数输入端所定。本电路为全可编程的，当置数输入为“低”时，把所希望的数据送入数据输入端上，来把每个输出端预置到两电平之一。输出将符合独立于计数脉冲的数据输入的改变。该特点可使电路以预置输入而简单地更改计数长度，用作N 模数分频器(除法器)。清零输入在加高电平时，迫使所有输出端为低电平。清零功能独立于计数输入和置数输入。清零、计数和置数等输入端都是缓冲过的，它降低了驱动的要求,这就可减少为长字所要求的时钟驱动器数等等。本电路都设计成可被直接级联而勿需外接电路。借位和进位两输出端可级 联递增计数和递减计数两功能。借位输出在计数器下谥时，产生宽度等于递减计数输入的脉冲；同样，进位输出在计数器上谥时, 产生宽度等于递加计数输入的脉冲。

有箱邮我发给你电路图。希望可以帮到你。

74LS192同步可逆递增/递减BCD 计数器
74LS193同步可逆递增/递减四位二进制计数器
特点:电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。
·芯片内部有级联电路
·同步操作
·每触发器有单独的预置端
·完全独立的清零输入端
真值表:
MR PL CPU CPD MODE 工作模式
H X X X Reset (Asyn.)清除
L L X X Preset (Asyn.)预置
L H H H No Change保持
L H ↑ H Count Up 加计数
L H H ↑ Count DowN 减计数
H=高电平 L=低电平 X=不定（高或低电平） ↑=由“低”→“高”电平的跃变
74LS192同步可逆递增/递减BCD 计数器
74LS193同步可逆递增/递减四位二进制计数器

特点:电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。

·芯片内部有级联电路
·同步操作
·每触发器有单独的预置端
·完全独立的清零输入端

真值表:

MR PL CPU CPD MODE工作模式ab126计算公式大全
H X X X Reset (Asyn.)清除
L L X X Preset (Asyn.)预置
L H H H No Change保持
L H ↑ H Count Up加计数
L H H ↑ Count DowN 减计数

H=高电平 L=低电平 X=不定（高或低电平） ↑=由“低”→“高”电平的跃变

引脚功能表:

CPU Count Up Clock Pulse Input 计数芯片时钟脉冲输入
CPD Count Down Clock Pulse Input 倒计时时钟脉冲输入
MR Asynchronous Master Reset (Clear) Input 异步主复位（清除）输入
PL Asynchronous Parallel Load (Active LOW) Input 异步并行负载（低电平）输入
Pn Parallel Data Inputs 并行数据输入838电子
Qn Flip-Flop Outputs (Note b) 触发器输出（附注b ）
TCD Terminal Count Down (Borrow) Output (Note b) 终端倒计时（借）输出（注b ）
TCU Terminal Count Up (Carry) Output (Note b) 终端数最多输出新艺图库

图1 74LS192 逻辑图

图2 74LS193 逻辑图

图3 74LS192/74LS193引脚图

图4 逻辑符号

图5 74LS192 状态图

图6 74LS192 状态图

Operating Conditions 建议操作条件:

Symbol 符号 Parameter 参数 最小 典型 最大 UNIT 单位
VCC Supply Voltage 电源电压 54 4.5 5.0 5.5 V
74 4.75 5.0 5.25
TA Operating Ambient Temperature Range操作环境温度范围 54 –55 25 125 ℃
74 0 25 70
IOH Output Current — High 输出电流-高电平 54,74 - - –0.4 mA
IOL Output Current — Low 输出电流-低电平 54 - - 4.0 mA
74 - - 8.0

DC SPECIFICATIONS直流电气规格: Symbol 符号 Parameter 参数 Limits限制范围 UNIT 单位 Test Conditions 条件
最小 典型 最大
VIH Input HIGH Voltage输入高电平电压 2.0 - - V Guaranteed Input HIGH Voltage for All Inputs
VIL Input LOW Voltage 输入低电平电压 54 - - 0.7 v Guaranteed Input LOW Voltage for All Inputs
74 - - 0.8
VIK Input Clamp Diode Voltage 钳位二极管输入电压 - –0.65 -1.5 V VCC = 最小， IIN = –18 mA
VOH Output HIGH Voltage 输出高电平电压 54 2.5 3.5 - V VCC = 最小， IOH = 最大， VIN = VIH CC OH IN IH or VIL per Truth Table真值表
74 2.7 3.5 -
VOL Output LOW Voltage 输出低电平电压 54,74 - 0.25 0.4 v IOL=4.0mA VCC = VCC 最小， VIN = VIL or VIH VIN = VIL or VIH per Truth Table
74 - 0.35 0.5 IOL=8.0mA
IIH Input HIGH Current输入高电平电流 - - 20 μA VCC = 最大， VIN = 2.7 V
- - 0.1 mA VCC = 最大， VIN = 7.0 V
IIL Input LOW Current输入低电平电流 - - –0.4 mA VCC = 最大， VIN = 0.4 V
IOS Short Circuit Current (Note 1)短路电流 –20 - –100 mA VCC = 最大
ICC Power Supply Current电源电流 - - 34 mA VCC = 最大

AC CHARACTERISTICS (TA = 25℃) 交流特性(TA = 25℃):

Symbol 符号 Parameter 参数 Limits限制范围 UNIT单位 Test Conditions 测试条件
最小 典型 最大
fMax Maximum Clock Frequency最大时钟频率 25 32 - MHz VCC=5.0V CL=15pF
tPLH tPHL CPU Input to TCU Output CPU输入到TCU输出 - 17 18 26 24 ns
tPLH tPHL CPD Input to TCD Output CPD输入到TCD输出 - 16 15 24 24 ns
tPLH tPHL Clock 到 Q - 27 30 38 47 ns
tPLH tPHL PL 到 Q - 24 25 40 40 ns
tPHL MR Input to Any Output - 23 35 ns

交流安装要求(TA = 25℃)

Symbol 符号 Parameter 参数 Limits 限制范围 UNIT 单位 Test Conditions 测试条件

最小 典型 最大
tW Any Pulse Width 任何脉冲宽度 20 - - ns VCC = 5.0V
ts Data Setup Time 数据设置时间 20 - - ns
th Data Hold Time 数据保持时间 5.0 - - ns
trec Recovery Time 恢复时间 40 - - ns

原理:本电路复杂程度为55个等效门。本电路通过同时触发所有触发器而提供同步操作，以便在使用控制逻辑结构时，输出端的变化可相互重合。本工作方式避免了一般用异步(行波时钟)计数器所带来的计数输出的尖峰脉冲。四个主从触发器的输出端，由两计数(时钟)输入之一的“低”到“高”电平的过渡而被触发。计数方向在其它计数输入端为“高”时，由脉冲的计数输入端所定。本电路为全可编程的，当置数输入为“低”时，把所希望的数据送入数据输入端上，来把每个输出端预置到两电平之一。输出将符合独立于计数脉冲的数据输入的改变。该特点可使电路以预置输入而简单地更改计数长度，用作N 模数分频器(除法器)。清零输入在加高电平时，迫使所有输出端为低电平。清零功能独立于计数输入和置数输入。清零、计数和置数等输入端都是缓冲过的，它降低了驱动的要求，这就可减少为长字所要求的时钟驱动器数等等。本电路都设计成可被直接级联而勿需外接电路。借位和进位两输出端可级 联递增计数和递减计数两功能。借位输出在计数器下谥时，产生宽度等于递减计数输入的脉冲；同样，进位输出在计数器上谥时， 产生宽度等于递加计数输入的脉冲。