请问verilog中双向口怎么写
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解决时间 2021-02-15 18:54
- 提问者网友：愿为果
- 2021-02-15 05:35
请问verilog中双向口怎么写
最佳答案
- 五星知识达人网友：动情书生
- 2021-02-15 06:56
双向口可以定义为inout，但是这个是不能综合的，实现时应该调用库的单元。若你是作为仿真使用，给一个写法。
module PAD(a_pad, oen, I, C)
inout a_pad;
input oen, I;
output C;
assign a_pad = oen? 1'bz : I;
assign C = a_pad;
endmodule
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module PAD(a_pad, oen, I, C)
inout a_pad;
input oen, I;
output C;
assign a_pad = oen? 1'bz : I;
assign C = a_pad;
endmodule
希望有所帮助
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- 1楼网友：轮獄道
- 2021-02-15 08:07
inout io_data;
reg out_data;
reg io_link; //io口方向控制
assgin io_data = io_link ? out_data : 1'bz
你看看这个吧
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