【assign在verilog里是什么意思?reg a;assign a=20'a10;和re】
答案:2 悬赏:0 手机版
解决时间 2021-02-01 09:13
- 提问者网友：却不属于对方
- 2021-01-31 09:14
【assign在verilog里是什么意思?reg a;assign a=20'a10;和re】
最佳答案
- 五星知识达人网友：思契十里
- 2021-01-31 09:39
assign表示连续赋值,且被赋值的变量只能是wire型的.如果变量是reg型的,则只能用在always块内部赋值,例如：wire [19:0] a;assign a = 20'b10;reg [19:0] b;always@(*)beginb = 20'b10;end
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- 1楼网友：躲不过心动
- 2021-01-31 10:12
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