clk时钟频率怎么设定？使用quartus进行FPGA开发时，verilog语言中经常会有clk
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解决时间 2021-02-15 08:23
- 提问者网友：了了无期
- 2021-02-15 01:58
clk时钟频率怎么设定？使用quartus进行FPGA开发时，verilog语言中经常会有clk
最佳答案
- 五星知识达人网友：青灯有味
- 2021-02-15 02:08
硬件系统中的时钟频率，是根据硬件系统实际需要的工作速度来设定的。对于高速处理系统，需要采用较高的时钟频率，负责来不及处理信息；而对于低速系统，则没有必要弄一个高时钟频率，高时钟频率既耗电（功耗变大）又要为了适应低速而设计更复杂的分频电路，属于画蛇添足之举。
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