试编写一个实现3输入与非门的verilog源程序
答案:2 悬赏:0 手机版
解决时间 2021-02-21 12:26
- 提问者网友：泪痣哥哥
- 2021-02-21 06:56
急求，大神在吗？
最佳答案
- 五星知识达人网友：过活
- 2021-02-21 08:08
搜一下：试编写一个实现3输入与非门的verilog源程序
全部回答
- 1楼网友：天凉才是好个秋
- 2021-02-21 09:35
module gate3(
input a,
input b,
input c,
output y
);
assign y=~(a&b&c);
endmodule;
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