import verilog文件可以直接生成cell吗

import verilog文件可以直接生成cell吗

不知道你用的什么tool，如果是Cadence，在CIW界面，File→Import→Verilog.弹出Verilog In对话框，
Target Library 即想将.v导入的Library
Reference Library默认即可
Verilog File To Import为准备好的.v文件
Import Structural Modual As 选择Founctional
Verilog cell module 可以选择Import/Creat Symbol Only/Import As Founctional
点ok应该就可以了。

如果只出现Top层，底层为空，就将底层的Standard Cell先导入上面的Target Library，再做上面操作。