VHDL：为什么这里不能将signal换成variable
答案:1 悬赏:10 手机版
解决时间 2021-11-20 14:55
- 提问者网友：不要迷恋哥
- 2021-11-20 11:45
VHDL：为什么这里不能将signal换成variable
最佳答案
- 五星知识达人网友：不甚了了
- 2021-11-20 12:01
即使是信号在顺序语句里 也允许多次赋值 信号赋值机制是process执行完后执行一次赋值 而你在这里统计din中1的个数 使用到了多次顺序的赋值 只能用变量
我要举报
如以上问答信息为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯