在eda中用vhdl,表达式c<=a+b,且a、b、c的数据类型都是std_logic_vector,这样能不能直接进行加法运算
答案:2 悬赏:0 手机版
解决时间 2021-02-18 03:29
- 提问者网友：活着好累
- 2021-02-18 00:26
在eda中用vhdl,表达式c<=a+b,且a、b、c的数据类型都是std_logic_vector,这样能不能直接进行加法运算
最佳答案
- 五星知识达人网友：冷風如刀
- 2021-02-18 01:44
可以，但要包含相应的库文件就行了
全部回答
- 1楼网友：举杯邀酒敬孤独
- 2021-02-18 03:13
在实体声明之前，用use子句声明ieee.std_logic_unsigned.all，就可以进std_logic_vector类型的加法运算了。
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