verilog怎么对寄存器和输出口进行默认值的设置？
答案:2 悬赏:70 手机版
解决时间 2021-03-25 02:14
- 提问者网友：喧嚣尘世
- 2021-03-24 19:11
verilog怎么对寄存器和输出口进行默认值的设置？
最佳答案
- 五星知识达人网友：撞了怀
- 2021-03-24 20:39
实际每个模块我都会写always @(posedge clk or negedge rst)
if(!rst)
begin
xx
end
else
xx
然后每次上电都都rst，没有rst的模块会有个start（其实和rst没啥大区别）来初始化。
实话说每次跑的时候你都不rst的话，心里踏实么。。？
if(!rst)
begin
xx
end
else
xx
然后每次上电都都rst，没有rst的模块会有个start（其实和rst没啥大区别）来初始化。
实话说每次跑的时候你都不rst的话，心里踏实么。。？
全部回答
- 1楼网友：一把行者刀
- 2021-03-24 22:17
基本上在复位之前，默认值都是0（如果没有特别情况的话）
复位之后就看你复位怎么设置的了
复位之后就看你复位怎么设置的了
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