FPGA外部能输入高低电平怎么检测 然后输出两个引脚的VHDL程序
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解决时间 2021-03-21 15:34
- 提问者网友：缘字诀
- 2021-03-20 17:44
FPGA外部能输入高低电平怎么检测 然后输出两个引脚的VHDL程序
最佳答案
- 五星知识达人网友：山君与见山
- 2021-03-20 17:49
直接判断输出就可以了。
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_unsigned.ALL;
ENTITY bit_detect IS
PORT
(
data1b_in : in std_logic;
data2b_out : out std_logic_vector(1 downto 0)
);
END bit_detect;
ARCHITECTURE arc OF bit_detect is
BEGIN
data2b_out<="10" when data1b_in='1' else
"01" when data1b_in='0' else
"ZZ";
END arc;
LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_arith.all;
USE ieee.std_logic_unsigned.ALL;
ENTITY bit_detect IS
PORT
(
data1b_in : in std_logic;
data2b_out : out std_logic_vector(1 downto 0)
);
END bit_detect;
ARCHITECTURE arc OF bit_detect is
BEGIN
data2b_out<="10" when data1b_in='1' else
"01" when data1b_in='0' else
"ZZ";
END arc;
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