为什么FPGA环境要用VHDL语言编译

为什么FPGA环境要用VHDL语言编译

还可以用verilog，相比较而言，verilog善于描述更底层设计，包括结构级和物理级，而vhdl善于描述一些高层的设计，包括系统级和行为级，vhdl的语法描述更规范，高级语言特性较多。verilog更接近硬件，语法更灵活，适合于激励、仿真、硬件建模。我认为verilog更容易看懂，vhdl要求比较多，但有时候vhdl的语句更好用

不一定非要用VHDL，还可以用veilog HDL、AHDL等各种硬件描述语言，甚至可以用与C语言很相近的SYSTEM C来描述

因为VHDL和veilog 语言是针对FPGA的硬件结构设计出来的一门语言，所以当然要用它们啦

因为物理按键按下后会产生一个上下抖动的波形，之后才会稳定到高或者低，一般有几十个ms，如果不加按键扫描，直接判断的话，就会进行多次设定。