怎样在ISE软件中用verilog 语言进行连线
答案:2 悬赏:50 手机版
解决时间 2021-01-13 02:23
- 提问者网友：辞取
- 2021-01-12 08:51
怎样在ISE软件中用verilog 语言进行连线
最佳答案
- 五星知识达人网友：封刀令
- 2021-01-12 09:53
你的意思是将连个端口连接起来么？
如果是这样的话，可以在顶层模块中声明一个wire型变量
然后用模块调用连接，模块调用应该会吧，把固定的端口对应上就ok啦
例： wire a_connet_b；
A_module m1（.a(a_connet_b), ...）;
B_module m2（.b(a_connet_b), ...）;
其中a ，b分别是A_module和B_module中的信号端口；
如果不是模块之间的信号，直接assign 就可以了。
仅供参考！！！
如果是这样的话，可以在顶层模块中声明一个wire型变量
然后用模块调用连接，模块调用应该会吧，把固定的端口对应上就ok啦
例： wire a_connet_b；
A_module m1（.a(a_connet_b), ...）;
B_module m2（.b(a_connet_b), ...）;
其中a ，b分别是A_module和B_module中的信号端口；
如果不是模块之间的信号，直接assign 就可以了。
仅供参考！！！
全部回答
- 1楼网友：持酒劝斜阳
- 2021-01-12 10:29
这和软件没有关系，是verilog语言的问题！
我要举报
如以上问答信息为低俗、色情、不良、暴力、侵权、涉及违法等信息，可以点下面链接进行举报！
大家都在看
推荐资讯