关于CPLD编程问题:使用VHDL语言编写程序，使外部过来的脉冲信号与芯片内部的信号同步，去掉竞争
答案:2 悬赏:40 手机版
解决时间 2021-12-18 09:51
- 提问者网友：容嬷嬷拿针来
- 2021-12-18 06:30
关于CPLD编程问题:使用VHDL语言编写程序，使外部过来的脉冲信号与芯片内部的信号同步，去掉竞争现象
最佳答案
- 五星知识达人网友：时间的尘埃
- 2021-12-18 07:08
我做过FPGA的相关verilog编写；这种情况下一般是用寄存器打拍，例如：
always@(clk)
begin
reg1<= input;
reg0<=reg1;
end
input经过两次clk打拍后，reg0就是与clk同步的信号
这是我的理解，希望能帮到你，有错误也请指正
always@(clk)
begin
reg1<= input;
reg0<=reg1;
end
input经过两次clk打拍后，reg0就是与clk同步的信号
这是我的理解，希望能帮到你，有错误也请指正
全部回答
- 1楼网友：woshuo
- 2021-12-18 08:21
额
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