Verlog 错误提示： single value range only allowed in systemverilog是什么错误
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解决时间 2021-01-28 23:08
- 提问者网友：我一贱你就笑
- 2021-01-28 09:27
Verlog 错误提示： single value range only allowed in systemverilog是什么错误
最佳答案
- 五星知识达人网友：夜余生
- 2021-01-28 10:10
编译时出现Single value range only allowed in SystemVerilog.
reg [1:0] sw[4];//这样是错误的，单值范围是systemverilog特有的----也就是说sw[4]定义时指声明了4个位宽为2的reg，但是在verilog中不使用单值表示范围，要表示范围只能用双值reg[3:0]
reg [1:0] sw[4];//这样是错误的，单值范围是systemverilog特有的----也就是说sw[4]定义时指声明了4个位宽为2的reg，但是在verilog中不使用单值表示范围，要表示范围只能用双值reg[3:0]
全部回答
- 1楼网友：患得患失的劫
- 2021-01-28 10:50
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