VHDL语言：用case语句设计一个一位全加器

VHDL语言：用case语句设计一个一位全加器

假设a和b是两个本位操作数，c_in是低位向本位的进位，sum是本位和，c_out是本位向高位的进位，都是std_logic类型的；input是进程体内声明的std_logic_vector类型的变量。只列出行为描述部分的代码，你需要用进程语句将其包装成并行语句：
input := c_in & b & a;
case input is
when "000" => sum <= '0'; c_out <= '0';
when "001"|"010"|"100" => sum <= '1'; c_out <= '0';
when "011"|"110"|"101" => sum <= '0'; c_out <= '1';
when "111" => sum <= '1'; c_out <= '1';
when others => sum <= '-'; c_out <= '-';
end case;