fpga时序约束问题,重金感谢呀。。。求大侠帮帮忙。。

答案:2 悬赏:50 手机版

解决时间 2021-11-08 03:50

提问者网友：山高云阔
2021-11-07 21:11

最佳答案

五星知识达人网友：人间朝暮
2021-11-07 21:43

这个光看这个也看不到具体信息啊那你的那个整体报告里面去点timing constrain ，然后找那些打了叉子或者显示某个时钟或者别的什么的时钟约束没过有个NO，如果你做的是相对高速的东西，尽量把那些高速时钟换成低速的，还有一些不好的编程习惯都有可能造成这样的结果。
你可以查看一下ISE的帮助里面有关于全部时钟约束的类似datasheet的东西，刻意去学暂时没必要，有什么查什么吧。希望对你有帮助

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1楼网友：妄饮晩冬酒
2021-11-07 22:48

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把details复制来看下追问你好，是clock的建立时间违规，信息以红颜色显示，建立时间slack为负的8.39。我已经把用timequst写约束的资料看了好多，可是对于对于具体问题，不知道哪里下手，。就拿此例来说吧，当clock setup 的slack 为负时，。能帮我分析下这个问题该怎么解决？或者给我个其他的具体实例，或是推荐下这方面的书吗？追答你首先要清楚导致建立时间违规的原因是什么
Tclk要大于Tco+Tdelay+Tsu（不考虑时钟偏斜）
其中Tco和Tsu是固定，所以要想满足建立时间，要么增大Tclk，要么减小Tdelay追问谢谢了

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