verilog中的例化是什么意思
答案:1 悬赏:20 手机版
解决时间 2021-03-19 06:09
- 提问者网友：战魂
- 2021-03-18 21:24
verilog中的例化是什么意思
最佳答案
- 五星知识达人网友：往事埋风中
- 2021-03-18 22:42
将各个模块的输入输出连起来 example：
mokuai_1 MO_1（
.clk_1(clk),
.reset_1(reset),
.a_1(a),
.b_1(b),
）；
mokuai_2 MO_2（
.clk_2(clk_2),
.reset_2(reset_2),
.a_2(b),
.b_2(c),
）；
两个模块，第一个模块的clk_1输入clk，reset_1输入reset,a_1输入a,.b_1输出b，b进入模块2的a_2
mokuai_1 MO_1（
.clk_1(clk),
.reset_1(reset),
.a_1(a),
.b_1(b),
）；
mokuai_2 MO_2（
.clk_2(clk_2),
.reset_2(reset_2),
.a_2(b),
.b_2(c),
）；
两个模块，第一个模块的clk_1输入clk，reset_1输入reset,a_1输入a,.b_1输出b，b进入模块2的a_2
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