我的一个项目是基于锁相环pll设计 dc-ac逆变电源，麻烦哪个大神会？
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解决时间 2021-02-06 06:32
- 提问者网友：棒棒糖
- 2021-02-06 01:50
我的一个项目是基于锁相环pll设计 dc-ac逆变电源，麻烦哪个大神会？
最佳答案
- 五星知识达人网友：孤老序
- 2021-02-06 02:01
如果不在特定条件下进行仿真，则估计一个PLL电路的规格将会是十分困难的。因此，进行PLL 设计的第一步应当是仿真。我们建议工程师使用 ADIsimPLL 软件运行基于系统要求的仿真，包括参考频
率、步进频率、相位噪声（抖动）和频率杂散限制。
许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。
率、步进频率、相位噪声（抖动）和频率杂散限制。
许多工程师面对如何选择参考频率会感到无所适从，但其实参考频率和输出频率步进之间的关系是很简单的。采用整数N 分频PLL，则输出频率步进等于鉴频鉴相器(PFD)输入端的频率，该频率等于参考分频器R 分频后的参考频率。采用小数N 分频PLL，则输出频率步进等于PFD 输入频率除以MOD 值，因此，您可以使用较高的参考频率，获得较小的频率步进。决定使用整数N 分频或是小数N 分频时，可牺牲相位噪声性能换取频率步进，即：较低的PFD 频率具有更好的输出频率分辨率，但相位噪声性能下降。
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- 1楼网友：逐風
- 2021-02-06 02:15
支持一下感觉挺不错的
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