Verilog 变量加法

例如对于reg [7:0] a [0:1],给变量a[0]加一就是把a[0]里的数加一对吧，那如果写a+1,对不对呢，c语言里相当于给数组的指针做了加法，改的是地址，而不是地址里对应的数值，那在Verilog 里呢，是不是不这么用呢？如果verilog里是reg [7:0]a, a本身不是数组只是一个值，直接a+b[15:0] (b是reg [15:0]b的一个变量),那就应该是数值相加，跟地址没关了吧

a[0]+1={a[7:1],0}或者{a[7:1],1}结果不影响a的高位；a+1会有进位，影响高位；verlog中所有寄存器都是数值，不存在地址的概念，你要理解reg（寄存器是什么）

veriloghdl语言。ise中的“变量”实际上是所说的寄存器。定义一个十进制变量，实际上就是按照所需大小定义一个寄存器，例如变量最大是128，则定义reg aaa[6:0]，aaa就是一个寄存器