采用verilog语言设计一个十分频器所用的程序
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解决时间 2021-02-06 01:49
- 提问者网友：爱唱彩虹
- 2021-02-05 16:09
采用verilog语言设计一个十分频器所用的程序
最佳答案
- 五星知识达人网友：一叶十三刺
- 2021-02-05 17:48
关于分频的话，建议使用PLL，首先可以保证相位，占空比，稳定性没问题，如果实在要用的话，可以使用一个计数器，技计数到10可以翻转，这样就可以了。简单吧，另外有问题的话可以继续追问我。
全部回答
- 1楼网友：酒者煙囻
- 2021-02-05 19:03
用verilog hdl语言设计一个1/4分频器,其中clk=50ns.而言
肯定
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