verilog 总线读写，计数

verilog 总线读写，计数

8位数据总线吗？ wire [7:0] data;
D触发器 reg [7:0] data_r;
地址9位？ reg [8:0] addr;
写入使能信号 wen;

always @ (posedge clk or negedge rst)
if (!rst)
data_r <= 8'h0;
else if ((addr == 9'h180) && wen)
data_r <= data_in;

assign data = data_r;

计数器 reg [7:0] cnt;

always @ (posedge clk or negedge rst)
if (!rst)
cnt <= 8'h0;
else if (cnt_en) // cnt_en 使能信号，1：工作， 0 ：停止工作
begin
if (load) // 装载信号 1： 装入装载值 0： 从装载值开始计数
cnt <= load_value; // 装载值（任意值）
else
cnt <= cnt + 1'b1;
end

assign cnt_out = cnt;

仅供参考，如有帮助，请采纳，谢谢！追问你好，计数器是用加法？8054是用减法啊。追答你改成减法，不就行了吗？cnt <= 8'hff;

cnt <= cnt - 1'b1;追问谢谢啦