如何用Verilog设计一个异步清0、同步时钟使能和异步数据加载型8位二进制家法计数器？

如何用Verilog设计一个异步清0、同步时钟使能和异步数据加载型8位二进制家法计数器？

module counter(
clk,
rst_n,
load,
loaden,
cnt
);

input clk;
input rst_n;
input [7:0] load;
input loaden;
output [7:0] cnt;

reg [7:0] cnt;

always@(posedge clk or negedge rst_n)
begin
if(!rst_n)
cnt <= 8'b0;
else if(loaden)
cnt <= load;
else
cnt <= cnt + 8'b1;
end

endmodule
你的要求是这样的，所以这样设计。