如何将几个程序一起烧到FPGA中

如何将几个程序一起烧到FPGA中

endmodule可是编译的时候说Error (10228): Verilog HDL error at test.v(1): module "test" cannot be declared more than onceError (10228): Verilog HDL error at beep.v(1): module "beep" cannot be declared more than once不知道到底应该怎么弄 请高手赐教啊补充：可以在一个工程中 把几个module都加进去然后烧写么 有时候比如定义工程名为test 程序要求module的名字也是test 为什么？满意答案枫飒LoVe之舞5级2010-02-28Error (10228): Verilog HDL error at test.v(1): module "test" cannot be declared more than onceError (10228): Verilog HDL error at beep.v(1): module "beep" cannot be declared more than once说明你在 setting中已经把这两个文件加进去了，已经加进去就不能再用include声明一次实体名和工程名要相同，一个工程可有多个模块构成，在顶层模块中调用其他模块就可 追问： 按照你说的做了 确实没有问题了 可是烧程序进去的时候 只有combine的程序烧进去了 test 和 beep的程序还是没有烧进去 应该怎么弄 配置管脚的时候都没有出现test 和 beep设置的输出与输入 想知道到底怎么样可以一起烧进FPGA中去 回答： 关键你在 顶层模块 combine 中有没调用 子模块进行运用，如果只是把子模块加进来时没用的，在顶层模块中要写出子模块的输入输出（配置管脚只会出现顶层模块的管脚），并在接下来语句中进行例化配置，将双方管教匹配上 sese的情 的感言： 太感谢了 搞定了 听你一说蛮简单 不过困扰我蛮久 2010-02-28