请问如何在fpga开发中使用verilog语言将1hz信号变为100hz？有些什么方法？谢谢！

答案:4 悬赏:0 手机版

解决时间 2021-11-14 12:32

提问者网友：谁的错
2021-11-13 17:00

最佳答案

五星知识达人网友：神的生死簿
2021-11-13 18:33

是不可以实现的

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1楼网友：鱼芗
2021-11-13 21:12

倍频锁相环追问倍频锁相环的基础频率要求在1Mhz以上，所以不行追答干嘛从1hz开始变呢，直接从时钟分频，分到100hz不行吗？

2楼网友：空山清雨
2021-11-13 20:23

说实话1HZ有点小，你试试全数字锁相环

3楼网友：风格不统一
2021-11-13 19:44

你这个简直是很无聊的问题！
答案：无法实现，因为尽管是DCM或者PLL,DLL，输入时钟是由最小约束的，一般是在10M左右，倍频系数也在，5M以下已经是不太可能的事情了！当然理论上类似于DCM的时钟管理单元可以级联，DCM最大输出时钟也不过240M左右，每个DCM管理单元的倍频系数最高也就16左右。5M最高倍频到80M，5M-240M级联的话理论可行。但是没有人会这么做，浪费宝贵的全局时钟布线不说，DCM也被浪费掉了！
所以你这个本身就是很滑稽的问题！不知道你会拿1hz到100HZ去做什么！
如果真的用到100HZ时钟，就拿32.768KHz的晶振去做计数器分频吧！

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