VHDL中when a=>mr<='0'是什么意思
答案:2 悬赏:20 手机版
解决时间 2021-01-30 22:26
- 提问者网友：藍了天白赴美
- 2021-01-30 14:54
VHDL中when a=>mr<='0'是什么意思
最佳答案
- 五星知识达人网友：青尢
- 2021-01-30 16:28
当比较的值等于a的时候，信号量mr等于0。
全部回答
- 1楼网友：有你哪都是故乡
- 2021-01-30 17:56
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