Xilinx ISE 编译时,place & route 很慢.

Xilinx ISE 编译时,place & route 很慢.

个人看法，有两种可能：
1. 你的工程占用资源较多，随着资源的消耗，如果工程很大，ISE需要反复将之前布线好的部分进行优化，以腾出空间给后面的逻辑，所以越到后来布通所花费的时间就越长；
2. 你的约束中有较为苛刻或是不合理的时序约束，ISE需要花大量的优化计算去满足你的约束。
欢迎讨论。追问我的时钟约束一开始写的是精确到小数点后两位（有4.44ns、8.89ns、14.22ns等几种），后来改成精确一位了，然后就能编译完。时钟一般需要精确到什么程度。追答过于精确的约束其实是没有意义的，甚至有可能编译器就不可能实现，你仅需要给它一个大致的约束（以满足你的时序逻辑为前提），编译器完成全部编译再计算出各条支路的准确时延。追问最后一句 “编译器完成全部编译再计算出各条支路的准确时延” 是什么意思？追答意思就说，编译器在你给定的大致约束下完成编译之后，会将各条线路的延时准确的计算出来，并以报告的形式输出。这时候你大概才能看到4.44ns、8.89ns、14.22ns等如此精确的时序。

你有仿真吧？如果有的话，关闭它，试试