JK触发器（负边沿触发）Verilog HDL 语言
答案:1 悬赏:10 手机版
解决时间 2021-03-25 22:02
- 提问者网友：雨不眠的下
- 2021-03-25 02:08
JK触发器（负边沿触发）Verilog HDL 语言
最佳答案
- 五星知识达人网友：七十二街
- 2021-03-25 02:26
always @(negedge clk or posedge rst)
begin
if(rst)
data_out<='b0;
else
data_out<=data_in;
end
这样？说实话已经忘了JK 的功能了
begin
if(rst)
data_out<='b0;
else
data_out<=data_in;
end
这样？说实话已经忘了JK 的功能了
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