Verilog语言中.always 后面的括号有什么用
答案:2 悬赏:10 手机版
解决时间 2021-01-24 06:16
- 提问者网友：我没有何以琛的痴心不悔
- 2021-01-23 17:12
Verilog语言中.always 后面的括号有什么用
最佳答案
- 五星知识达人网友：廢物販賣機
- 2021-01-23 17:30
always 在程序中表示永远，总是；verilog中有它来指定的内容会不断地重复运行；最长用的两个事件是电平触发（某个信号发生变化）和边沿触发（电平上升沿或者下降沿）；需要在always
后面加@之后再跟上事件内容。
后面加@之后再跟上事件内容。
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- 1楼网友：怀裏藏嬌
- 2021-01-23 19:08
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